隨著生成式 AI 模型參數呈現指數級暴增，單一 GPU 已難以獨力承載龐大的算力需求，大型集群運算（Clustered Computing）躍居市場主流。然而，隨之而來的傳輸頻寬極限與高昂能耗，成為次世代 AI 架構最棘手的硬體瓶頸——「頻寬牆（Bandwidth Wall）」與「功耗牆（Power Wall）」。

在現代 AI 伺服器架構中，特別是在晶片對晶片（Die-to-Die）與板卡間的 Scale-Up 擴充拓撲中，傳統銅纜傳輸正迅速逼近物理極限。銅導線所導致的嚴重訊號衰減、高延遲與驚人功耗，使全球科技巨頭一致達成共識：「以光代電」已是 AI 算力演進的必然趨勢。

為破解此產業痛點，晶智達光電（iReach Corp.）今日宣佈與光循科技（Brillink Inc.）展開深度技術合作，強強聯手打造高效能、低功耗的次世代 AI 光學互連關鍵解決方案。

核心引擎：Wafer-Bonding Flip-Chip Micro VCSEL 陣列打造極速 OE Engine
光循科技（Brillink）致力於將共封裝光學（CPO）技術導入 AI 資料中心，針對不同距離的光傳輸需求進行技術佈局：在 Scale-Out 領域採用磷化銦（InP）光源技術，而在 Scale-Up 短中距離傳輸將 Micro LED 與Micro VCSEL 作為傳輸光源，其中Micro LED有極低功耗等優勢 ; Micro VCSEL則在光源準直性與速度上是不錯的選項。光循科技的核心優勢在於全球頂尖的雪崩光電二極體（APD）感測器，搭配多源發光體與高階電路設計，打造出突破性的新型光電引擎（OE Engine）。該引擎不僅成功將 1000 nm 以下波長光源的傳輸距離顯著延長，更將傳輸功耗降至每位元 1 微微焦耳以下（< 1 pJ/bit），大幅提升晶片間資料傳輸效率，兼具卓越的成本效益與擴充彈性。

在 OE Engine 架構中，穩定、高密度的發光光源是確保極限效能的靈魂關鍵。晶智達光電為此特別提供先進的晶圓級鍵合倒裝晶片（Wafer Bonding Type Flip-Chip Micro VCSEL Array）技術。相較於傳統打線封裝（Wire-bonding）光源，Flip-Chip 結構展現出三大關鍵優勢：

• 極低寄生電感與超高頻寬：大幅縮短電學路徑，顯著降低高頻訊號失真，滿足高速數據調變的嚴刻需求。
• 高密度 2D 陣列化驅動設計：創新雙層佈線架構，在極小晶片面積內實現多通道光訊號輸出與獨立驅動控制。
• 高效簡化光纖耦合（FAU Alignment）：採用垂直背面出光結合半導體級尺寸精度，能以最簡化方式與光纖陣列單元耦合，降低組裝門檻與製造成本。

聚焦 10m+ Scale-up 潛力場景，重塑次世代 AI 算力基礎設施
在 AI 運算體系中，Scale-Out 負責跨機櫃節點連結，而 Scale-Up 則專注於提升單一運算節點內（如 GPU-to-GPU、GPU-to-NPU）的資料吞吐量。透過將晶智達的高效能 Wafer-Bonding Flip-Chip Micro VCSEL 陣列精準整合至光循科技的 OE Engine 中，此聯合平台不僅大幅降低 Scale-Up 傳輸過程中的能量損耗，更為後續 CPO 與高密度光學模組的大規模商業化落地奠定堅實基礎。

攜手邁向光學運算新時代
面對次世代光通訊與矽光子產業的多元應用場景，針對性的差異化設計已成關鍵。Micro VCSEL 在光能量密度（Power Density）上具備優異表現，適合對應 10m+ 等相對長距離的 Scale-Up 傳輸。

晶智達光電先前已在感測領域展現卓越的 Micro VCSEL 元件研發實力；結合光循科技在矽光子晶片設計與高階光電封裝的創新技術，雙方合作將加速高速光學互連解決方案從技術驗證邁向大規模商業部署，持續為全球 AI 算力生態系注入強勁成長動能。

TrendForce 2026 紅外線感測應用市場與品牌策略
出刊時間: 2026年 01 月 01 日
檔案格式: PDF / EXCEL
報告語系: 繁體中文 / 英文
頁數: 152

TrendForce 2026 Micro LED 顯示與非顯示應用市場分析
出刊時間: 2026 年 09 月 30 日
檔案格式: PDF
報告語系: 繁體中文 /英文